晶圆制备–绝缘体上硅(SOI) （转）
最近半导体界比较hot的新闻比较多，抛开我们公司(tsmc, 2330)和友公司的10nm和7nm互相宣传外，另外一个新闻便是GlobalFoundry(俗称女朋友)7月14日高调宣布22nm的FD-SOI制程的“22FDX"制程平台。这可是全球首家，当制程节点走向28nm以下时就不得不进入FinFET时代，这可是结构的变化，很多器件模型可谓翻天覆地的变化，设计难度和成本增加很多很多。如果有一家能够用平面MOS结构走入22/20nm的话，那是非常有竞争力的。我想这也应该是GF收购IBM的好处之一吧，要知道IBM可是全世界做SOI最牛的公司。真是天上掉馅饼啊，白拿15亿还得IBM的芯片设计和制造业务，做梦都能笑醒。预计明年在德国的工厂投产，不知道春艳MM能否进入这个项目，到时候给我们传授点技术吧，O(∩_∩)O哈哈~
据称该工艺功耗比28nm HKMG降低了70％，芯片面积比28nm Bulk缩小了20％，光刻层比FinFET工艺减少接近50％，芯片成本比16/14nm低了20％，而且功耗超低，电压可以做到业界最低的0.4V，并可通过软件控制晶体管电压，还集成了RF射频，功耗降低最多50％。怪不得ARM、Imagination、意法半导体、飞思卡尔、VeriSilicon、IBS、Semeria、Soitec等都强烈要求支持这个技术。
今天我们就继续讲讲衬底材料的SOI制程，到底它牛在哪里？
在过去五十多年中，从肖克莱等人发明第一个晶体管到超大规模集成电路出现，硅半导体工艺取得了一系列重大突破，使得以硅材料为主体的CMOS集成电路制造技术为主流，逐渐成为性能价格比最优异、应用最广泛的集成电路产业。
如果说在亚微米/深亚微米(Sub-Micron)时代，器件的主要bottleneck在热载流子效应(HCE: Hot Carrier Effect)以及短沟道效应(SCE: Short Channel Effect)。那么在纳米(or Sub-0.1um)时代，随着器件特征尺寸的缩小，器件内部pn结之间以及器件与器件之间通过衬底的相互作用愈来愈严重，出现了一系列材料、器件物理、器件结构和工艺技术等方面的新问题，使得亚0.1微米硅集成电路的集成度、可靠性以及电路的性能价格比受到影响。这些问题主要包括：
(1) 体硅CMOS电路的寄生可控硅闩锁效应以及体硅器件在宇宙射线辐照环境中出现的软失效效应等使电路的可靠性降低；
(2) 随着器件尺寸的缩小，体硅CMOS器件的各种多维及非线性效应如表面能级量子化效应、隧穿效应、短沟道效应、窄沟道效应、漏感应势垒降低效应、热载流子效应、亚阈值电导效应、速度饱和效应、速度过冲效应等变得十分显著，影响了器件性能的进一步改善；
(3) 器件之间隔离区所占的芯片面积随器件尺寸的减小相对增大，使得寄生电容增加，互连线延长，影响了集成度及速度的提高。
虽然深槽隔离（STI->DTI, Deep Trench Isolation)、电子束刻蚀、硅化物、中间禁带栅电极等工艺技术能够降低这种效应，但是只要PN结存在就会有耗尽区，只要有Well就会有衬底漏电，所以根本无法解决。所以绝缘衬底上硅(Silicon-On-Insulator，简称SOI)技术以其独特的材料结构有效地克服了体硅材料不足，以前最早是在well底部做一个oxide隔离层，业界称之为BOX (Buried OXide)，隔离了well的bulk的漏电，但是这种PN结依然在well里面，所以PN结电容和结漏电还是无法解决，这种结构我们称之为部分耗尽型SOI (PD-SOI)。后来继续演进发展到减薄oxide上面的Silicon厚度(UTSi: Ultra-Thin Si)，使得它和PN结深度一样，这样PN结底部的耗尽层就不见了，这就是传说中的
