CMOS器件进阶版讲解 （转）

本文转自芯苑，ic-garden.cn （由于芯苑会经常关闭站点，故转载存留）

上一篇介绍了简单的MOS的历史和原理结构介绍，应该能够建立起比较基础的认识了，下面我们继续讲讲MOS的特性以及半导体人该关注的制程要点。

先简单回顾下MOS的重要参数开启电压，也叫阈值电压，英文叫做Threshold Voltage (Vth)。就是在栅极加电压，通过栅极氧化层的电场耦合效应在下面的沟道表面感应出与衬底/Well反型的掺杂，使得Source/Drain能够连接起来，我们称之为反型，而这个时候的栅极电压叫做开启电压(Vth)。所以很容易理解Vth跟GOX厚度/质量，以及衬底浓度有很大关系。(GOX越薄自然容易感应，所以Vt越低。而且衬底浓度越低，表面越容易反型，所以Vt也越低)。当然Vt还跟GOX的质量有关，也就是介电常数，所以GOX quality很重要。

随着制程越来越advance，除了尺寸要缩小，工作电压也要越来越小(shrink/scanable: 物理尺寸都等比例缩小，工作电压也要等比例缩小)。而我们的电流密度不希望减小，所以我们要求Vt越来越低，沟道长度越来越小，这两个都是让MOS导通电流增大的原因，所以Vt和Leff是process两个最challenge的factor。当然缩小的一个原因是电流密度以及降低电压和功耗提高速度，另外一个原因当然是cost (我也不知道moore's law当年看重的是哪个？)

当然尺寸缩小带动电压缩小，这些的好处很多比如工作频率提高了(因为节深减小了，结电容就小了，GATE与S/D的OVL减小了，所以OVL电容也小了)，电压降低自然功耗降低了。但是我们也有不好的东西，因为电压低了，所以gate delay就不得不考虑了，所以必须要降低gate电阻。(这个可以打个比方记忆，我们的国家电网传输一定要用高压/超高压传输以减少线损，就是这个道理。)

所以，在MOS不断缩小的演进中，发展出很多一个又一个让我们这些半导体人挑战的难题，其实就是WAT参数window太小，必须enlarge window的技术革新。(所以下次WAT baseline window小的话，就该我们革新了，而不是base on correlation tighten control。)

1. 栅极氧化层 (GOX): 前面我们已经讲了，器件越来越小，栅极开启电压也要越来越小，所以栅极氧化层也必须越来越薄，可是厚度越来越低漏电就越来越大(GOX tunneling leakage)，所以栅极氧化层的革命就开始了。

我们知道SiO2的的结构是一个硅配四个氧，一个氧配两个硅(因为氧是6价)，如果一个氧配有两个硅就是“桥连氧(bridge-oxide)”，反之如果有一个Si被其他物质代替(比如: -H, 或者 -OH)，那就是“非桥连氧”。如果标准的一个硅四个氧一个氧四个硅，这样的网状结构自然是很紧密的，所以quality一定是最好的。反之如果某个Si被-H或-OH代替，那这个键就断了。所以理论上干氧生成的GOX quality一定是最好的，这就是为什么早期的process都用Dry oxide。影响栅极氧化层的因素有四种电荷：

        1) 界面陷阱电荷 (Interface Trapped Charge, Qit): 氧化层在生长过程中一定要满足两个条件，第一是O2要穿过Oxide达到Si/SiO2界面，第二是Si的键必须断裂。所以所有氧化层生长都会导致界面的Si断裂而没有来得及与O2反应，而这些断裂的Si键就是电荷的陷阱(Inteface Trapped Charge, Qit)，所以当GOX非常薄的时候就非常care。所以后来在C025/C018以下开始引入Wet Oxide，第一氧元素容易穿透非桥连氧，第二H2O分解的氢键很容易穿透Oxide进入界面填补悬挂的Si键。

       2) 氧化层固定电荷(Fixed Chart, Qf)：类似陷阱电荷，还是由于Si不完全氧化导致的过剩的Si离子进入Oxide中，与Qit的区别在于Qf是指断裂的Si键在高温下反过来跑到Oxide中去了 (一般位于界面~20A附近)。所以也是可以通过Wet oxide解决。(与Qit还有个差异是，它可以移动，而Qit不可以移动，这个在分析CV curve很重要，后面专题讲C-V curve)

       3) 氧化层陷阱电荷(Oxide Trapped Chart, Qot)：这个就是我们通常讲的plasma damage或者辐射损伤(Ion Radiation)，所以有可能是正的也有可能是负的，depend on process charge accumulation。因为它俘获了charge之后就会变成电中性(neutralize)，所以可以通过迟滞效应(Hysteresis Effect)测试来加以区分(C-V曲线再讲解)

        4) 可动离子电荷(Mobile ion charge, Qm)：这个比较容易理解，就是K+, Na+，等人体带入的，以咱们的FAB肯定不会有了。测试方法同Qf。

FAB里面最重要的应该就是gate oxide了，所以WAT就是Vbd，technology release要看GOI qual (后面专题讲JEDEC32标准: process qualification)

2. 沟道长度/宽度: 之前有帖子说过了，请查阅《为什么OD/Poly的AEICD那么重要？》，http://ic-garden.cn/?p=187

3. 沟道掺杂: 沟道掺杂浓度越高，则表面越难反型，所以Vt越高，所以Ioff就越低了，所以很多IC的漏电高如果跟device相关就可以把Vt调高点。但是沟道浓度高会导致Mobility降低。

4. 阱(well)  engineering:

C035以前的时代都是well implant到表面，然后在drive-in，所以表面浓度最高，越到底部越低。但是表面浓度高导致Vt降不下来，而且还降低了载流子的mobility，所以我们希望表面浓度低，终于等到0.25um时代以后，因为有了high energy implanter所以就有了retrograde well (倒置阱)。另外倒置阱解决了很多MOSFET的寄生特性：

       1) Well隔离(Isolation)：因为倒置阱底部浓度高，所以有一些杂散的粒子在well里面就被复合掉了，不会跑到衬底里面去；

2) 闩锁效应(Latch up)，这个很复杂，要结合寄生的三极管效应来分析，后面专题吧~~

3） Well/Source PN结: 底部浓度高降低了well阻值，所以Isub*R的压降减小，防止了well/sub对source的PN结导通(PN结重要吧~~)；

4) 防止穿通(Anti-Punch Through): 底部浓度高，前面PN结理论说过那个耗尽区宽度怎么样？会变窄吧，那是不是可以防止drain的耗尽区扩展到source区？防止punch through。

分析这些寄生特性的时候，才知道PN结和BJT/三极管的重要性了吧?所以说半导体理论都是环环相扣的，很多东西解释不了是因为你还没传起来形成系统的知识链。

5. S/D engineering (HCI): 主要考虑到短沟道器件(short channel device)容易发生short channel effect以及Hot carrier effect。

1) short channel effect (短沟道效应): 也有叫Vt roll-off的，主要是降低了有效沟道长度(effective channel length, Leff)，当然有可能是poly CD，Spacer宽度，以及S/D浓度和结深(Xj)等，大家自己去琢磨一下，想不清楚可以一起讨论。

2) Hot carrier effect (热载流子效应, HCI) ：为什么叫热载流子呢，因为电子被加速了，能量很高，所以叫热载流子。因为drain电压不变时候，如果沟道长度Leff变小，则沟道电场增加，所以从源端过来的电子被加速碰撞晶格产生更多的电子-空穴对(hole-electron pair)，所以发生链式反应，这个时候新产生的电子被Drain吸收成为Id，而空穴被Gate电场推到衬底成为Isub。所以可以通过Isub-Vg curve来反应。如何降低HCI？所以必须要降低Leff，所以用Spacer+LDD过度，防止N+的高浓度导致PN结耗尽区向沟道扩展。(这个是器件可靠性里面最重要的一个参数之一，还有一个是Vt stability，和GOX有关。)

6. 节深(Shallow junction): 结深比较容易理解，结深越深，所以横向扩散越严重，所以Source/Drain与Gate的overlay电容就越大，那Overlay电容就越大(米勒电容)，器件越慢。第二个，overlay越大导致GIDL(gate induced drain leakage)越大，这是个大题目后面在专题吧。第三个，结深越大纵向PN结的侧壁电容也大，所以结电容也大。所以结深也是要随着半导体线宽做shrink的~~~懂了吧。

后面在继续吧，短期重点应该都是CMOS吧。